台积电COUPE光互连创新，AI加速器带宽破100Tb/s，中小厂可用。

在台积电（TSMC）近期举办的欧洲OIP论坛上，一家名为世芯电子（Alchip）的芯片设计服务公司与美国Ayar Labs光互连技术公司共同展示了业界首个基于台积电COUPE平台的集成式光学I/O引擎。这一创新解决方案旨在为下一代人工智能（AI）加速器提供光互连能力。

据新媒网跨境获悉，该方案由美国Ayar Labs的TeraPHY硅光子集成电路（IC）与世芯电子的电接口芯片，以及一个可拆卸的光纤连接器组合而成。其设计目标是为每个AI加速器提供高达100 Tb/s的带宽，并通过业界标准的UCIe接口与其他芯片进行互连。这一解决方案主要面向那些需要光学连接，但无法从零开始构建自身光学子系统的硬件开发者。

台积电在2024年推出其紧凑型通用光子引擎（COUPE）框架时，主要目标客户是如AMD或英伟达这样的大型芯片开发商。这些公司有能力构建自身的电子集成电路（EIC）和光子集成电路（PIC），并委托台积电进行集成生产。然而，许多定制加速器的设计者，例如一些中小型芯片厂商，并不具备英伟达那样的垂直整合资源（英伟达通过其NVL72、NVL144和NVL576平台，控制着从计算到横向扩展连接的整个技术堆栈）。这类公司往往倾向于尽可能地授权技术，并将精力集中于开发能够使其解决方案差异化的知识产权（IP）。正是在这种背景下，世芯电子与美国Ayar Labs合作开发的这款生产就绪型光学子系统应运而生，它能够让小型芯片设计商相对容易地为自家芯片添加光学连接，而无需预先投入数千万美元的巨额资金。

世芯电子与美国Ayar Labs联合开发的解决方案是一个三芯片小芯片（chiplet）协同封装的光学I/O子系统。其核心组件包括：

• 世芯电子UCIe-A转UCIe-S协议转换芯片小芯片： 该芯片负责终止加速器的UCIe-A接口，并在UCIe-S（流式）接口上实现UAlink、PCIe、以太网（Ethernet）和SUE等横向扩展协议。
• 世芯电子EIC： 这款电接口芯片提供低功耗串行解串器（SerDes）、调制驱动器、时钟以及控制功能。
• 美国Ayar Labs TeraPHY PIC： 这款光子集成电路利用硅光子技术执行光调制和检测。

值得注意的是，世芯电子的协议转换器还能够承载通过UCIe物理接口封装的非UCIe协议，这意味着它能够与使用专有协议的计算芯片协同工作。美国Ayar Labs的PIC采用了微环谐振器架构，并配备了可拆卸光纤连接器，以确保其可制造性。该方案提供两种链路选项：一是PAM4 CWDM（每跳延迟100-200纳秒，误码率BER < 10⁻⁶），二是DWDM快速跟随器（每跳延迟20-30纳秒，误码率BER < 10⁻¹²）。

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这一光学子系统能够实现卓越的横向扩展能力，支持每个加速器超过100 Tb/s的带宽，以及每设备超过256个光端口。这意味着它能够连接跨多个机架的数百个处理器，并使其作为一个大型处理器集群协同运作。此外，这两家公司设想，他们的解决方案也可用于内存扩展器。

此次展示的参考设计（目前为模型）包括两颗全尺寸加速器芯片、八个HBM（高带宽内存）堆栈、四个协议转换芯片小芯片以及八个美国Ayar Labs TeraPHY光学引擎。所有这些组件都被安装在一个单一基板上，并集成了无源器件以保证电源完整性。世芯电子的系统图展示了该平台可以实现XPU-to-XPU（处理器到处理器）、XPU-to-switch（处理器到交换机）和switch-to-switch（交换机到交换机）的连接，甚至支持光学内存扩展。

通过利用世芯电子以芯片小芯片形式销售的这一子系统，几乎任何AI加速器的开发者都能够为其加速器实现超高带宽、低延迟和高能效的机架级乃至多机架级连接。对于小型公司而言，自行开发此类解决方案的成本过于高昂。此举显著降低了先进光互连技术的门槛，有望加速AI硬件生态系统的发展。

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本文来源：新媒网 https://nmedialink.com/posts/tsmc-coupe-optic-io-for-ai-accel-100tbs-for-smb.html