联发科AI赋能SRAM设计 开发周期缩短90%！

移动系统级芯片（SoC）的开发竞争激烈，其中静态随机存取存储器（SRAM）扮演着核心角色，其面积占比接近芯片总面积的40%，直接影响着产品的良率和性能。在台积电2025年开放创新平台（OIP）上，西门子EDA公司的Mohamed Atoua与联发科（MediaTek）的Deepesh Gujjar共同发表了题为“利用增量AI技术加速SRAM设计周期”的演讲。该演讲主要探讨了在台积电N2P等先进工艺节点下，SRAM所面临的验证挑战。随着移动SoC追求更低的最小工作电压（Vmin）以提升能效，器件变异问题日益突出，这要求更为严格的统计良率验证：位单元（bitcells）需达到6-sigma标准，而外围逻辑（periphery logic）则需达到4至4.5 sigma。

传统的暴力蒙特卡洛（Monte Carlo）仿真方法虽然精度较高，但计算量庞大且耗时，常导致设计周期反复迭代，进而延误产品上市时间。这种迭代工作流正是行业普遍面临的症结所在。验证失败往往意味着需要进行设计修复、工艺设计工具包（PDK）修订、仿真器更新，或增加额外的工艺电压温度（PVT）角点测试，每一次调整都要求进行全面的重新运行。为了寻找更高效的解决方案，联发科选择引入西门子EDA公司的Solido工具。

新媒网跨境了解到，西门子EDA在其Solido设计环境中集成了“增量学习”（Additive Learning）技术，这是一项由人工智能驱动的方法。该创新技术能够保留并重复利用前期任务中的AI模型和仿真数据，从而大幅减少后续迭代所需的仿真次数，同时仍能保持与SPICE级别相同的精度。Solido工具套件中的高Sigma验证器（High-Sigma Verifier, HSV）和PVTMC验证器（PVTMC Verifier）均已通过增量学习技术得到增强。HSV能够实现可验证的高Sigma分析，以数千次仿真完成6-sigma良率验证，与暴力破解法相比，速度提升高达1,000至1,000,000,000倍。PVTMC则在PVT角点和蒙特卡洛仿真中提供全面覆盖的验证，其速度比传统方法快2至10倍，并在异常值检测方面表现出色。

在传统的工作流程中，五次迭代可能需要消耗50小时；而通过Solido的迭代工作流，这一时间可缩短至5小时，为芯片的开发进度节省数天乃至数周的时间。增量学习引擎能够自动识别可复用之处，并从一个轻量级且优化的可复用AI数据库中提取信息。该数据库支持多用户访问、并行读写，并占用较小的磁盘空间，在保留加速潜力的同时，允许删除完整的DE结果。它存储AI模型和历史数据，以实现快速查找，确保其能够无缝集成到设计尺寸调整或PDK更新等工作流中。

联发科的应用成果证实了这项技术带来的实际效益。在案例一中，针对N2P工艺的5-sigma位单元写入裕度（时钟到位单元翻转）进行验证，基准运行需要2,500次仿真，得到平均值为120.1皮秒（ps），5-sigma值为131.2皮秒。在设计修复（写入驱动器和列复用器中的Vt变化）之后，增量学习技术仅用29次仿真就完成了验证，速度提升了67倍，得到的平均值为121.8皮秒，5-sigma值为132.5皮秒。

案例二涉及4-sigma实例级验证（时钟到数据输出），最初的300次仿真得出的平均值为167.4皮秒，4-sigma值为173.1皮秒。在控制/输入输出模块的Vt更新后，增量学习技术仅使用了15次仿真（速度提升20倍），其结果与完整重新运行的结果（平均值198皮秒，4-sigma值为204.6-204.8皮秒）相吻合。

这项技术已在更广泛的范围内得到应用，表明其已达到生产级成熟度。例如，英伟达（NVIDIA）就将增量学习应用于AI驱动的标准单元验证，在5纳米以下设计复杂性不断提升的情况下，其增量运行的效率得到了显著提升。西门子EDA方面强调，这项技术可将现有AI技术用于验证的效率提高高达100倍。随着工艺节点的不断缩小，此类工具对于在压缩设计周期的同时保持精度至关重要，它能够帮助高良率SoC更快地推向市场。

增量学习技术将SRAM设计从一个瓶颈环节转变为一个高效敏捷的过程，它快速、准确且自动化。通过在迭代、PDK修订、尺寸微调或工具更新中重复利用模型，该技术展示了AI在电子设计自动化（EDA）中的作用，联发科实现的20至67倍的效率提升就是有力证明。西门子EDA与联发科之间的合作不仅加速了移动创新，也为AI集成至半导体工作流程树立了标杆，有望在未来工艺节点中实现更高的效率。

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本文来源：新媒网 https://nmedialink.com/posts/mediatek-ai-sram-design-90-cycle-cut.html