HBM4：AI内存新风口！SK海力士2025年将豪夺59%市占。

2025-09-29AI工具

HBM4时代渐行渐近，全球存储巨头如韩国SK海力士和美国美光科技正紧锣密鼓地筹备在2025年末至2026年期间逐步扩大HBM（高带宽内存）的生产。此时，深入探讨HBM的构建方式、核心优势、相关技术及其复杂制造过程如何推高成本，显得尤为重要。以下是新媒网跨境对HBM关键信息的梳理。

HBM的内部结构与核心优势

随着人工智能模型日益复杂，无论是进行密集的训练还是实时的推理，都对内存提出了更高的要求：容量、速度和效率缺一不可。传统的SRAM虽然速度极快，但在容量上捉襟见肘；而DRAM虽能提供充足的存储空间，但带宽却难以满足需求。在这种背景下，HBM应运而生，在容量与速度之间取得了理想的平衡。

HBM之所以能实现这一平衡，得益于其独特的堆叠架构：多个DRAM芯片垂直堆叠在一个逻辑（基底）芯片之上，并通过数千个并行的互连通道连接。这个完整的堆叠模块再通过硅中介层连接到通常与英伟达（NVIDIA）等公司的GPU（图形处理器）配对的处理器（xPU）上。

这种架构带来了多项显著优势。首先是能源效率：HBM与xPU之间的高度集成缩短了数据传输路径，显著降低了功耗。其次是海量吞吐量。相比之下，HBM4在达到相同带宽时，其功耗通常比DDR4低40%至50%。一块DDR4模块的最大带宽约为每秒25.6 GB，而单个HBM4堆叠能提供超过每秒1 TB的带宽——这一巨大的提升，对于需要快速访问海量数据集的工作负载而言至关重要。

打破“内存墙”：HBM如何赋能AI时代

进入生成式AI时代，训练像ChatGPT这样的大规模模型，通常需要数万个GPU协同工作。然而，一个长期存在的瓶颈是，过去20年间GPU计算能力增长了6万倍，而DRAM内存带宽仅提升了100倍——这种差异造成了所谓的“内存墙”。简而言之，无论GPU的处理速度有多快，如果内存无法及时提供数据，计算性能就会受到限制。

HBM凭借其独特的垂直堆叠结构，正是为了突破这一瓶颈而开发的。它就像一座摩天大楼，一层层DRAM芯片堆叠在一起。技术上，每个DRAM芯片的厚度约为30至50微米，通过硅通孔（TSV）和微凸块连接到下方的逻辑基底芯片上，最终再通过硅中介层与GPU相连。这种架构使得HBM能够同时通过数千个“高速通道”传输数据，其带宽远远超越了传统DDR内存。
HBM 堆疊技術進程一次看_News

创新背后的成本与工程挑战

然而，建造这样一座“摩天大楼”的成本极其高昂。根据集邦咨询（TrendForce）的数据，2024年发布的HBM3e产品就已经带来了约20%的价格溢价，而HBM4由于其更高的复杂性，预计将使溢价超过30%。集邦咨询指出，HBM4成本上升的原因在于其更复杂的芯片设计，为了容纳I/O（输入/输出）数量的大幅增加，芯片尺寸也随之扩大。此外，部分制造商正转向采用基于逻辑芯片的基底芯片架构，以进一步提升性能，这两大因素共同推高了生产成本。

值得注意的是，随着每一代HBM的更新，堆叠的复杂性持续构成主要挑战。当层数增加到12层甚至16层时，硅通孔（TSV）的良率成为一个关键瓶颈。为应对这些挑战，不同的制造商采取了不同的方法。韩国SK海力士（SK hynix）凭借其MR-MUF（大规模回流模塑底部填充）技术取得了领先地位，而韩国三星（Samsung）和美国美光科技（Micron）则继续依赖TC-NCF（热压非导电薄膜）方法。

根据SK海力士的介绍，自2019年应用于其HBM2产品以来，MR-MUF技术使其在竞争中脱颖而出。这项技术将芯片连接和保护性填充合二为一。传统的做法好比先盖好房子再修补裂缝，而MR-MUF更像是边建造边密封裂缝——速度更快，结构更坚固，且出现问题的可能性大大降低。简而言之，大规模回流技术熔化堆叠芯片之间的凸块以连接它们，而模塑底部填充则用保护材料填充缝隙，增强耐用性并帮助散热。这种组合方法对于高层数、高带宽、热管理要求严格的应用（如HBM）尤其有效。与TC-NCF相比，MR-MUF的热导率大约是其两倍，这对生产速度和良率都有显著影响。

然而，混合键合（hybrid bonding）技术通过无凸块直接连接芯片，能够实现更薄的堆叠、更多层数、减少信号损耗并提高良率。因此，主要HBM制造商正在考虑是否将混合键合应用于HBM4的16层堆叠产品，并已确认计划在HBM5的20层堆叠产品中实施这项技术。

HBM4基底芯片：为何存储巨头求助代工厂

尽管如此，堆叠DRAM芯片只是第一步；下一个挑战是在高度精密、深厚的“地基”上进行构建，这就像建造摩天大楼一样。在HBM4时代，这一点变得尤为重要，因为HBM4产品需要一个名为逻辑基底芯片的专业“地基”。这个“地基”必须处理超过2000个精确的连接点（I/O数量从1024增加到2048）——想象一下一座建筑需要2000条独立的公用事业线路——互连间距仅为6-9微米，大约比人类头发细100倍。

传统的存储制造商习惯于建造“住宅”（标准内存），突然面临建造这些超深摩天大楼“地基”的几乎不可能的任务。由于仅仅为了偶尔挖掘这类“地基”而购买数十亿美元的超精密挖掘设备在经济上不可行，他们转而寻求像台积电（TSMC）这样拥有专业知识的代工厂。

以中国台湾的台积电为例，外媒报道指出，这家代工巨头拥有最先进的工具（N5和N12FFC+工艺）。其N12FFC+工艺能够构建12层（48GB）或16层（64GB）存储“建筑”，数据传输速度超过每秒2TB——就像安装了超高速电梯。另一方面，其N5工艺提供更高的精度，支持6-9微米间距，实现直接键合技术，允许存储堆叠直接构建在逻辑芯片之上。

HBM市场格局：寡头竞争持续

随着存储巨头们为HBM4时代摩拳擦掌，竞相争取英伟达（NVIDIA）的验证，一个事实清晰可见：极高的制造复杂性使得HBM市场始终牢牢掌握在少数几家关键参与者手中。新媒网跨境获悉，集邦咨询（TrendForce）预计，2025年SK海力士将以59%的市场份额保持领先，而三星和美光科技则各自占据约20%。

在即将到来的HBM4市场竞争中，英伟达（NVIDIA）和美国超威半导体（AMD）仍然是主要的推动力量，持续拉动着存储巨头的需求。英伟达（NVIDIA）在2025年的GTC大会上发布了其下一代Rubin GPU，而美国超威半导体（AMD）也正准备推出其MI400系列作为直接竞争产品——预计两者都将采用HBM4。

在规格方面，HBM中的每个DRAM芯片通常厚度为30至50微米，堆叠通常由4层、8层或12层芯片组成。JEDEC（固态技术协会）已确认，HBM4的12层和16层堆叠产品的标称封装厚度将放宽至775微米，高于HBM3的720微米。另一方面，与前几代产品相比，HBM4的I/O数量从1024翻倍至2048，同时保持每秒8.0 Gbps以上的数据传输速率——这与HBM3e的水平相当。这意味着HBM4凭借其增加的通道数量，能够在相同速度下提供两倍的数据吞吐量。

随着逻辑基底芯片成为合作的核心，像台积电（TSMC）这样的代工厂正扮演着越来越关键的角色——与SK海力士合作HBM4，与美光合作HBM4E——这使得HBM4的市场竞争格局变得前所未有的动态和充满变数。
HBM各代規格比較-V2